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美光ddr4進入發燒排行的影片

多板系統之高速電路板佈局設計-以VC709為例

為了解決美光ddr4的問題，作者王麒逢 這樣論述：

現今的3C產品因需求而提高工作時脈，在越來越高的工作時脈下，電路板佈局的設計也就越來越困難。如何減少信號的反射、串音、振鈴‧‧‧等這些議題也就越來越被重視。CPU與記憶體之間的匯流排其工作時脈經常是系統裡最高的部分，再加上在每一個世代的交替下，硬體的架構經常會有相當大的改變，因此造成系統設計時相當棘手的難題之一。從SDRAM世代轉換到DDR SDRAM其架構上就有很大的改變，從一個時脈週期抓取一次信號改變為一個時脈週期的上升跟下降各抓取一次信號。也就是說同一個工作時脈下抓取DATA的次數DDR SDRAM會是傳統SDRAM的兩倍。DDR2到DDR3在拓樸架構上也從T-topology變為Fl

y-by topology方式，至於DDR3到DDR4在架構上的改變，則是 Bank Group 和 POD設計，讓DDR4大大的提升工作的效率，也讓記憶體開始了另外一個世代。這些世代交換所改變的硬體及架構，其目的是為了要達到極佳的效能和更低的工作電壓，然而這些改變卻讓PCB的設計越來越複雜，成為一個極具挑戰性的工作。不過記憶體畢竟是單獨的一個元件，在設計及佈局上需要考慮到與其他元件的相容性，因此在記憶體的佈局上，除了記憶體本身要進行模擬分析以外，還需要將搭配的元件同時進行調整和模擬分析，來達到更好的信號完整性。為了讓記憶體的使用更有彈性，一種非常普遍存在的產品設計架構就是記憶體模組。這讓設計

更有彈性，但也衍生出了主板與子板連結問題。本文將使用Xilinx Virtex-7發展板VC709作為主板，美光的記憶體模組DDR3 SODIMM為子板，使用Allegro Cadence 16.5 SI的DesignLink功能，探討主板與記憶體模組的佈局設計，以及FPGA與記憶體的互連和其信號的完整性。