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ThinkPad使用大全：商用筆電王者完全解析

為了解決displayport線的問題，作者GalaxyLee 這樣論述：

全球百科級ThinkPad專書，搞懂商用筆電王者，一本就通！ 　　◎取材自歷次參訪ThinkPad日本研發中心（Yamato Lab），詳細揭露ThinkPad三大硬體特色與設計哲學。 　　◎全彩圖文介紹平時較難接觸的原廠各式周邊裝置實機，深入活用ThinkPad專屬周邊。 　　◎ThinkPad BIOS與專屬軟體完整介紹，鉅細靡遺，深入淺出，徹底發揮主機實力。 　　★藉由本書，除了清楚硬軟體規格面的資訊，更能對Yamato Lab設計ThinkPad時所在意的機構、鍵盤、散熱這三大設計，有更深一步的體會。 　　由ThinkPad非官方情報站站長撰寫，全書共九大章節，涵蓋Think

Pad主機、原廠周邊、專屬軟體，全球百科級ThinkPad專書。 　　針對橫跨2018~2020年主流機種詳細介紹硬體諸元，新機採購不再鴨子聽雷，同時提供超完整功能說明。 　　深入介紹商用筆電王者：ThinkPad的軟硬體功能、特色及周邊設備，適合採購參考、後續操作指南以及進一步學習進階使用方法。  

displayport線進入發燒排行的影片

2.7 Gb/s時脈嵌入式±10%展頻調變深度之延遲鎖定迴路基底的時脈與資料回復電路

為了解決displayport線的問題，作者呂彥逵 這樣論述：

隨著LCD產業對高畫質、高解析度顯示器的需求不斷增長，在主控器與多個顯示驅動IC之間需要有更高的資料速率，才能將圖像傳送到大型的LCD。相較於被廣泛使用的多點介面，點對點(P2P)介面支援更高的資料傳輸速率，但由於一般的P2P介面是將時脈與資料訊號分別在不同的線上傳輸，會面臨到相位偏斜的問題。為此，已有許多篇論文提出可以時脈嵌入式P2P介面解決偏斜的問題[1-3]。然而隨著資料速率的增加，電磁干擾(EMI)的問題變得更加嚴峻。在諸如筆記型電腦、電視以及各種具有顯示器的產品中，主要的電磁干擾製造者為面板內接口介面，通常會採用展頻時脈(SSC)技術來降低產品所發出的輻射。訊號經過展頻調變後，可將

能量分散到更寬的頻帶上，從而降低電磁干擾的強度[4-8]。換句話說，多個使用者可以各自使用相同的頻寬而不會互相干擾。儘管展頻時脈技術有助於減少傳輸資料時的輻射能量，但是對於接收展頻調變訊號的資料與時脈回復電路(CDR)電路會遇到一些問題。首先，大的調變深度可以更進一步地降低EMI但往往會導致系統失鎖。其次，為了要追上展頻訊號的頻率變化必須增加系統頻寬，但這會導致穩定度問題。第三，受到展頻訊號的影響，系統的抖動容忍度變得更差。為了克服上述的問題，本論文採用終值定理分析系統的穩態相位誤差，並且針對展頻調變輸入訊號推導了抖動轉移函數。最後，本文針對type-2 鎖相迴路(PLL)與延遲鎖定迴路(DL

L)進行了分析與比較，並開發了一個適用於展頻時脈接口介面的資料與時脈回復電路。透過理論分析的結果可以發現，在相同的頻寬下，DLL的穩態相位誤差要比PLL低。在這項工作中，具有調變頻率200 kHz與調變深度±10%的三角頻率調變訊號被應用於2.7 Gb/s的資料傳輸。所提出的以多功延遲鎖定迴路(Multiplexed-DLL)為基底之資料與時脈回復電路實現於90-nm的製程，核心電路的面積為0.118 mm2。所設計的系統頻寬為16.3 MHz相位邊界為78˚。使用時脈嵌入的偽亂數產生器(EmPRBS)做為測試訊號源，量測的回復資料與時脈之均方根抖動分別為9.27 ps與4.03 ps。在偏離

中心頻率1 MHz處，量測到的相位雜訊為-135.93 dBc/Hz。核心電路之功率消耗為6.24 mW。

高速數字接口原理與測試指南

為了解決displayport線的問題，作者李凱 這樣論述：

結合作者李凱多年從事高速數字設計和測試的經驗，對高速數字信號的基本概念、測試原理進行講解，同時結合現代計算機、移動設備、有線通信、航天設備里最新的高速數字接口，對其關鍵技術、測試方法等做詳細介紹和總結，以便於讀者理解和掌握高速數字接口的基本原理、實現技術、測試理念以及其發展趨勢。本書主要分為兩個部分：上半部分是高速數字信號的基本概念和測量原理；下半部分是常用高速數字接口總線的技術特點和測試方法。本書可供從事計算機、移動終端、有線通信、航空航天設備開發的工程人員了解學習高速數字總線的相關技術，也可供高校工科電子類的師生做數字電路、信號完整性方面的教學參考。 上部 高速數字信號

測量原理 第1章 無處不在的數字接口 第2章 數字信號基礎 2.1 什麼是數字信號(Digital Signal) 2.2 數字信號的上升時間(Rising Time) 2.3 數字信號的帶寬(Bandwidth) 2.4 數字信號的建立/保持時間(Setup/Hold Time) 2.5 並行總線與串行總線(Parallel and Serial Bus) 2.6 單端信號與差分信號(Single-ended and Differential Signals) 2.7 數字信號的時鍾分配(Clock Distribution) 2.8

串行總線的8b/10b編碼(8b/10b Encoding) 2.9 偽隨機碼型(PRBS) 2.10 傳輸線對數字信號的影響(Transmission Line Effects) 2.11 數字信號的預加重(Pre-emphasis) 2.12 數字信號的均衡(Equalization) 2.13 數字信號的抖動(Jitter) 2.14 擴頻時鍾(SSC) 第3章 數字測試基礎 3.1 數字信號的波形分析(Waveform Analysis) 3.2 數字信號的眼圖分析(Eye Diagram Analysis) 3.3 眼圖的參數

測量(Eye Diagram Measurement) 3.4 眼圖的模板測試(Mask Test) 3.5 數字信號抖動的成因(Root Cause of Jitter) 3.6 數字信號的抖動分解(Jitter Seperation) 3.7 串行數據的時鍾恢復(Clock Recovery) 3.8 示波器的抖動測量能力(Jitter Measurement Floor of Scope) 3.9 相位噪聲測量(Phase Noise Measurement) 3.10 傳輸線的特征阻抗(Characteristic Impedance)

3.11 特征阻抗的TDR測試(Time Domain Reflectometer) 3.12 傳輸線的建模分析(Transmission Line Modelling) 第4章 實時示波器原理 4.1 模擬示波器(Analog Oscilloscope) 4.2 數字存儲示波器(Digital Storage Oscilloscope) 4.3 示波器的帶寬(Bandwidth) 4.4 示波器的頻響方式(Frequency Response) 4.5 示波器帶寬對測量的影響(Bandwidth Impact) 4.6 示波器的帶寬增強技術(Ba

ndwidth Enhancement Technology) 4.7 示波器的頻帶交織技術(Bandwidth Interleaving Technology) 4.8 示波器的采樣技術(Sampling Technology) 4.9 示波器的分辨率(Vertical Resolution) 4.10 示波器的直流電壓測量精度(DC Voltage Accuracy) 4.11 示波器的時間測量精度(Delta-Time Accuracy) 4.12 示波器的等效位數(ENOB) 4.13 示波器的高分辨率模式(High Resolution)

4.14 示波器的內存深度(Memory Depth) 4.15 示波器的死區時間(Dead Time) 4.16 示波器的顯示模式(Display Mode) 4.17 示波器的觸發(Trigger) 4.18 示波器的觸發條件(Trigger Conditions) 4.19 示波器的觸發模式(Trigger Mode) 4.20 示波器的測量速度(Measurement update rate) 附錄 Agilent 公司90000X系列高端示波器原理 第5章 示波器探頭原理 5.1 高阻無源探頭(High Impedance Pa

ssive Probe) 5.2 無源探頭的常用附件(Passive Probe Accessories) 5.3 低阻無源探頭(Low Impedance Passive Probe) 5.4 有源探頭(Active Probe) 5.5 差分探頭(Differential Probe) 5.6 電流探頭(Current Probe) 5.7 高靈敏度探頭(High-sensitivity Probe) 5.8 探頭連接前端對測量的影響(Probe Head) 5.9 探頭衰減比對測量的影響(Probe Attenuation Ratio)

5.10 探頭的校准方法(Probe Calibration) 第6章 其他常用數字測量儀器 6.1 采樣示波器(Sampling Oscilloscope) 6.2 矢量網絡分析儀與TDR(VNA and TDR) 6.3 邏輯分析儀(Logic Analyzer) 6.4 協議分析儀(Protocol Analyzer) 6.5 誤碼分析儀(Bit Error Ratio Tester) 附錄1 Agilent公司U4154A邏輯分析儀簡介 附錄2 示波器協議解碼功能和協議分析儀的區別 第7章 常用測量技巧 7.1 電源紋波噪聲測

試方法 7.2 時間間隔測量 7.3 如何用示波器進行ps級時間精度的測量 7.4 怎樣測量PLL電路的鎖定時間 7.5 T型頭和功分器的區別 7.6 如何克服測試電纜對高頻測量的影響 第8章 用多台儀器搭建自動測試系統 8.1 自動化測試系統 8.2 LXI測試系統的硬件平台 8.3 LXI測試系統的軟件架構 8.4 LXI測試系統的優點 8.5 LXI測試系統的兼容性問題 8.6 LXI測試系統的時鍾同步 8.7 LXI測試系統的網絡安全性下部 高速數字接口及測試方法 第9章 PCI-E簡介及信號和協議測試方

法 9.1 PCI-E總線簡介 9.2 PCI-E 協會簡介 9.3 PCI-E信號質量測試 9.4 PCI-E協議調試和測試 9.5 PCI-E測試總結和常見問題 第10章 PCI-E 3.0簡介及信號和協議測試方法 10.1 PCI-E 3.0數據速率的變化 10.2 PCI-E 3.0發送端的變化 10.3 PCI-E 3.0接收端的變化 10.4 PCI-E 3.0信號質量測試 10.5 PCI-E 3.0接收端容限測試 10.6 PCI-E 3.0協議的測試 10.7 PCI-E 3.0測試總結及常見問題

第11章 SATA簡介及信號和協議測試方法 11.1 SATA總線簡介 11.2 SATA協會簡介 11.3 SATA發送信號質量測試 11.4 SATA接收容限測試 11.5 SATA協議層測試和調試 11.6 SATA測試總結及常見問題 第12章 Ethernet簡介及信號測試方法 12.1 以太網技術簡介 12.2 10Base-T以太網測試項目 12.3 100Base-Tx以太網測試項目 12.4 1000Base-T以太網測試項目 12.5 10M/100M/1000M以太網的測試 12.6 10GBas

e-T的測試項目及測試 12.7 XAUI和10GBase-CX4測試方法 12.8 SFP+/10GBase-KR接口及測試方法 12.9 100G以太網標准及測試方法 12.10 100G及更高速率相干光通信測試方法 12.11 以太網測試總結及常見問題 第13章 MIPI D-PHY簡介及信號和協議測試方法 13.1 MIPI 簡介 13.2 MIPI D-PHY簡介 13.3 MIPI D-PHY信號質量測試 13.4 MIPI D-PHY的接收端容限測試 13.5 MIPI CSI/DSI的協議測試 13.6 MI

PI D-PHY測試總結及常見問題 第14章 MIPI M-PHY簡介及信號和協議測試方法 14.1 MIPI M-PHY簡介 14.2 MIPI M-PHY的信號質量測試 14.3 MIPI M-PHY的協議解碼 14.4 DigRF簡介 14.5 DigRF物理層測試 14.6 DigRF協議層測試 14.7 MIPI M-PHY測試總結及常見問題 第15章 存儲器簡介及信號和協議測試 15.1 存儲器簡介 15.2 DDR簡介 15.3 DDR信號的讀寫分離 15.4 DDR的信號探測技術 15.5 DDR的

信號測試 15.6 DDR的協議測試 15.7 eMMC簡介及測試 15.8 SD卡/UHS簡介及測試 15.9 存儲器測試總結及常見問題 第16章 USB 2.0簡介及信號和協議測試 16.1 USB 2.0簡介 16.2 USB 2.0的信號質量測試方法 16.3 USB 2.0信號質量測試中的測試模式設置 16.4 USB 2.0協議層調試方法 16.5 USB測試總結及常見問題 第17章 USB 3.0簡介及信號和協議測試 17.1 USB 3.0簡介 17.2 USB 3.0的發送端信號質量測試 17.3

USB 3.0信號質量測試中的測試碼型和LFPS信號 17.4 USB 3.0的接收容限測試 17.5 USB 3.0的電纜、連接器測試 17.6 USB 3.0的協議測試 17.7 USB 3.0測試總結及常見問題 第18章 HDMI 簡介及信號和協議測試 18.1 數字顯示接口 18.2 HDMI 簡介 18.3 HDMI 發送信號質量測試 18.4 HDMI 電纜和連接器的測試 18.5 HDMI 接收容限測試 18.6 HDMI 的協議層測試 18.7 HDMI 1.4 HEAC的測試 18.8 HDMI

測試總結及常見問題 第19章 MHL簡介及信號和協議測試 19.1 MHL簡介 19.2 MHL發送信號質量測試 19.3 MHL接收容限測試 19.4 MHL的協議測試 19.5 MHL測試總結及常見問題 第20章 DisplayPort簡介及信號測試 20.1 DisplayPort簡介 20.2 DisplayPort發送信號質量測試 20.3 DisplayPort接收容限測試 20.4 DisplayPort電纜和連接器測試 20.5 MYDP簡介及測試 20.6 DisplayPort測試總結及常見問題 第

21章 LVDS傳輸系統簡介及測試 21.1 LVDS簡介 21.2 LVDS的數字邏輯測試 21.3 LVDS信號質量測試 21.4 LVDS 互連電纜和PCB的阻抗測試 21.5 LVDS 系統誤碼率測試 21.6 LVDS測試總結 第22章 MIL-STD-1553B簡介及測試 22.1 1553總線簡介 22.2 1553總線的觸發和解碼 22.3 1553總線的測試 22.4 1553總線的未來

一個寬電壓操作範圍使用振盪器增益校正技術之全數位展頻時脈產生器

為了解決displayport線的問題，作者曾御翔 這樣論述：

本論文提出一個應用於 SATA-I/SATA-II 規格的全數位展頻時脈產生器（ADSSCG），全數位展頻時脈產生器由鎖相迴路（PLL）與展頻控制電路所組成，展頻控制電路採用直接調變數位控制振盪器（DM-DCO）實現真實小數除數，並降低量化雜訊。振盪器增益校正電路以全數位實現，可以抵抗製程、電壓與溫度的變異(anti-PVT-variation)，因此在 0.75（0.6 V）、1.5（0.7 V）和 3 GHz（1 V）的操作頻率下皆能實現 5000 ppm 的向下展頻量。當展頻模式啟動時，鎖相迴路使用開迴路以降低功率消耗。本論文中還提出一個應用於振盪器的高解析度電晶體變容器。展頻時脈產生

器以全數位設計，因此可以擁有較寬的操作電壓範圍。全數位展頻時脈產生器採用 TSMC 90 nm MSG 1P9M CMOS 製程實現，鎖相迴路可操作在 0.6 V 至 1.3 V 的電源電壓範圍。整體晶片與核心電路面積分別為 730 × 805 μm 2 與 162 × 238 μm 2。當全數位展頻時脈產生器操作在 1.5 GHz（0.7 V）時，所測得的電磁干擾抑制量為 11.15 dB，未開啟與開啟展頻模式的均方根抖動分別為 2.23 ps 與 2.35 ps，對於應用於 SATA-I 之規格，全數位展頻時脈產生器可在 0.7 至 1.1 V 的電源電壓範圍內提供 1.5 GHz 的操作

頻率。當全數位展頻時脈產生器操作在 3 GHz（1 V）時，測得的電磁干擾抑制量為14.23 dB，未開啟與開啟展頻模式的均方根抖動分別為 0.94 ps 和 1.02 ps，對於應用於 SATA-II 之規格，全數位展頻時脈產生器可以在 1.0 至 1.3 V 的電源電壓範圍內提供 3 GHz 的操作頻率。操作在 0.75 GHz 時的最低電源電壓為 0.6 V，測得的電磁干擾抑制量為 9.59 dB，未開啟與開啟展頻模式的均方根抖動分別為 4.12 ps 和 4.74 ps。展頻模式在 0.75（0.6 V）、1.5（0.7 V）和 3 GHz（1 V）下的功率消耗分別為 0.32、0.6

7 和 2.22 mW。因此，本論文之全數位展頻時脈產生器適合應用於寬範圍操作電壓之系統與 SATA-I/SATA-II 之規格。