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低耗能存取之5T與6T單端讀寫無負載式靜態隨機存取記憶體

為了解決dram製程ppt的問題，作者謝佳龍 這樣論述：

本論文包含兩個研究主題，分別為低耗能存取之5T 與6T 單端讀寫無負載式靜態隨機存取記憶體電路，皆使用TSMC 28 nm CMOS LOGIC High Performance Mobile Computing ELK Cu 1P10M 0.9&2.5 V(TN28HPM) 製程實現。首先，本論文研究以超高門檻電壓P 型電晶體以及超低門檻電壓N 型電晶體，實現先前文獻提出之單端讀寫無負載式5T 無負載式靜態隨機存取記憶體，分析漏電流對於此5T 記憶體單元架構的影響，並改善先前文獻提出之補償電路。補償電路架構由自我調適電壓偵測器與半時脈週期提升字元線電壓電路組成，用以降低存取之能量損耗，並以

兩個相同1 kb 的5T 記憶體陣列來展現其補償電路的效能。量測結果為操作頻率50 MHz 下，其存取耗能從223.2 fJ 降為83.2 fJ，改善62.72%，讀取延遲時間改善15.28%，功率延遲乘積從267.84 fJ 降為84.57 fJ，改善68.42%。另外，本論文針對單端讀寫無負載式5T 無負載式靜態隨機存取記憶體單元改良為單端讀寫無負載式6T 無負載式靜態隨機存取記憶體單元，係為了解決前述5T 記憶體電路受到漏電流破壞記憶體單元內部儲存資料。因此加入一PMOS電晶體形成漏電流路徑，確保6T 記憶體單元內儲存資料不會受到漏電流破壞。單端讀寫無負載式6T 無負載式靜態隨機存取記憶

體電路以前述相同之補償電路進行補償，佈局後模擬結果之存取耗能平均改善1.57%，讀取延遲時間平均改善3.18%，功率延遲乘積平均改善4.8%，存取耗能為66 fJ。

台灣晶圓代工產業發展的政治經濟分析

為了解決dram製程ppt的問題，作者鄭文傑 這樣論述：

本文將晶圓代工產業分為四個時期作為討論：晶圓代工產業的催生階段、晶圓代工產業的成長階段、晶圓代工產業的爆發階段、晶圓代工產業的自主階段，藉此比較與討論在不同的期間內，國家與市場是如何互動而形塑出該時期的晶圓代工產業特色。本研究延續Peter Evans的「鑲嵌自主性」概念，認為國家對於晶圓代工產業發展的不同時期，扮演著「創造者」、「助產者」與「耕耘者」的角色。最後本文認為政府宜繼續扮演「助產者」與「耕耘者」的角色，帶動晶圓代工產業持續成長。